1. 回路との協調によるデバイスの高性能化

1.1. 特性ばらつきの製造後一括自己修復に関する研究

MOSトランジスタの微細化を阻む最大の要因は特性ばらつきである.デバイス・プロセスレベルで特性ばらつきを抑制する研究開発が進んでいるが,完全に特性ばらつきをなくすことは困難である.そこで,本研究では,回路との協調により,特性ばらつきを製造後に一括抑制する全く新しい手法を提案した[1].一括抑制には,特性ばらつきの「自己修復機構」を利用する.MOSトランジスタではドレイン電流が大きなトランジスタほどホットキャリアが発生ししきい値電圧が上昇する.すなわち,しきい値電圧が低いデバイスほど選択的にしきい値電圧が上昇し,特性ばらつきが抑制される.これが自己修復機構の例である.SRAMにおいても自己修復機構がはたらき,製造後のストレス印加によってSRAMの安定性が増すことを実測により世界で初めて明らかにした[2,3].このような製造後自己修復は,今後のナノスケールトランジスタ実用化において必須の技術になると予想される.

[1]    M. Suzuki, T. Saraya, K. Shimizu, T. Sakurai, and T. Hiramoto, “Post-Fabrication Self-Convergence Scheme for Suppressing Variability in SRAM Cells and Logic Transistors”, Symposium on VLSI Technology, pp. 148 – 149, June 16, 2009.

[2]    M. Suzuki, T. Saraya, K. Shimizu, A. Nishida, S. Kamohara, K. Takeuchi, S. Miyano, T. Sakurai, and T. Hiramoto, “Direct Measurements, Analysis, and Post-Fabrication Improvement of Noise Margins in SRAM Cells Utilizing DMA SRAM TEG”, Symp. on VLSI Technology, pp. 191 – 192, June, 2010.

[3]    A. Kumar, T. Saraya, S. Miyano, and T. Hiramoto, “Self-Improvement of Cell Stability in SRAM by Post Fabrication Technique”, IEEE Silicon Nanoelectronics Workshop, pp. 79 – 80, June 10, 2012.

 

1.2. 基板バイアス効果を利用した高性能化と低消費電力化

基板バイアス効果を積極的に利用した高性能化と低消費電力化とについて検討している.これまでに,完全空乏型SOI MOSFETを利用した基板バイアス係数可変MOSFETという全く新しいデバイス概念を提案した.これは基板直下の空乏層の伸縮を利用し,基板バイアス係数を変調するもので,超低消費電力化と超高速性を両立できる.沖電気工業(株)の協力で本デバイスの試作も行い,基板バイアス係数が実際に基板電位により大きく変化すること,および回路特性も本デバイスにより向上することを実証した[1,2].一方,FinFETのような三次元構造トランジスタにおいても,基板バイアス効果が生じることを示し,基板バイアス効果を生かした低電力デバイス設計を主張している[3]

[1]    T. Ohtou, T. Saraya, K. Shimokawa, Y. Doumae, Y. Nagatomo, J. Ida, and T. Hiramoto, “Experimental Demonstrations of Superior Characteristics of Variable Body-Factor (γ) Fully-Depleted SOI MOSFETs with Extremely Thin BOX of 10nm”, IEEE International Electron Devices Meeting (IEDM), pp. pp. 877 – 880, December, 2006.

[2]    T. Ohtou, T. Saraya, and T. Hiramoto (Invited), “Variable Body-Factor SOI MOSFET with Ultrathin Buried Oxide for Adaptive Threshold Voltage and Leakage Control”, IEEE Transactions on Electron Devices, vol. 54, no. 1, pp. 40 – 46, January, 2008.

[3]    T. Nagumo and T. Hiramoto, “Design Guideline of Multi-Gate MOSFETs With Substrate-Bias Control”, IEEE Transactions on Electron Devices, Vol. 53, No. 12, pp. 3025 – 3031, December, 2006.

 

2. デバイスの微細化とデバイス物理

2.1. トランジスタ特性にばらつきに関する研究

MOSトランジスタが微細化されるとともに,ランダムな特性ばらつきの影響が無視できないほど大きくなってきている.その原因は主にチャネル中の不純物数の揺らぎである.本研究では,ランダムなばらつきがデバイス特性に与える影響を検討している.2006-2010年度は,NEDOの半導体MIRAIプロジェクトの「ロバストトランジスタプログラム」から再委託を受け,研究を推進した.三次元シミュレーションにより各種特性ばらつきを定量的に評価し実測データと比較することで,特性ばらつきの原因を探っている[1,2]. また,SRAM安定性に与えるトランジスタ特性ばらつきの影響を直接観測することに成功し,しきい値電圧ばらつきのみでなく,DIBLばらつきも安定性に大きく影響することを世界で初めて明らかにした[3].一方,100億個のトランジスタの特性ばらつきを直接測定することにも成功する[4]など,特性ばらつきについて膨大なデータと知見を有しており,数多くの招待講演,チュートリアル講演などを行っている.

[1]    K. Takeuchi, T. Fukai, T. Tsunomura, A. T. Putra, A. Nishida, S. Kamohara, and T. Hiramoto, “Understanding Random Threshold Voltage Fluctuation by Comparing Multiple Fabs and Technologies”, International Electron Devices Meeting (IEDM), pp. 467 – 470, December, 2007.

[2]    A. T. Putra, T. Tsunomura, A. Nishida, S. Kamohara, K. Takeuchi, S. Inaba, K. Terada, and T. Hiramoto, “A New Methodology for Evaluating VT Variability Considering Dopant Depth Profile”, Symposium on VLSI Technology, pp. 116 – 117, June, 2009.

[3]    X. Song, M. Suzuki, T. Saraya, A. Nishida, T. Tsunomura, S. Kamohara, K. Takeuchi, S. Inaba, T. Mogami, and T. Hiramoto, “Impact of DIBL Variability on SRAM Static Noise Margin Analyzed by DMA SRAM TEG”, International Electron Devices Meeting (IEDM), pp. 62 – 65, December, 2010.

[4]    T. Mizutani, A. Kumar, and T. Hiramoto, “Measuring Threshold Voltage Variability of 10G Transistors”, International Electron Devices Meeting (IEDM), pp. 563 – 566, December, 2011.

 

2.2. 極微細シリコンMOSFETにおける量子力学的効果の研究

シリコンMOSFETは性能向上のため微細化が続いているが,そのサイズがナノメートルオーダーになると量子効果が顕著に特性に影響を及ぼす.本研究では,MOSFETの電気特性に現れる量子効果の影響を実験により実証し,これらの効果によりMOSFETの性能向上を目指すことを目的とする.これまでに,(110)面基板上に極めて薄いSOI nMOSFETを試作し,ダブルゲート動作においてはボリュームインバージョンにより電子移動度も膜厚が極めて薄い領域で上昇することを世界で初めて見いだした[1].また,極薄膜SOI MOSFETにひずみを印加し,強い量子閉じ込めが起こっている場合でもひずみにより移動度が上昇することを世界で初めて実験的に明らかにするとともに,(110)PMOSにおいて移動度が高い理由を実験により明らかにした[2,3]

[1]    G. Tsutsui, M. Saitoh, T. Saraya, T. Nagumo, and T. Hiramoto, “Mobility Enhancement due to Volume Inversion in (110)-oriented Ultra-thin Body Double-gate nMOSFETs with Body Thickness less than 5 nm”, International Electron Devices Meeting (IEDM), pp. 747 - 750, December, 2005.

[2]    K. Shimizu, T. Saraya and T. Hiramoto, “Experimental Investigation on the Origin of Direction Dependence of Si (110) Hole Mobility Utilizing Ultra-Thin Body pMOSFETs”, IEEE International Electron Devices Meeting (IEDM), pp. 67 – 70, December, 2008.

[3]    K. Shimizu, T. Saraya, and T. Hiramoto, “Physical Understandings of Si (110) Hole Mobility in Ultra-Thin Body pFETs by <110> and <111> Uniaxial Compressive Strain”, International Electron Devices Meeting (IEDM), pp. 473 – 476, December 8, 2009.

  

2.3. シリコンナノワイヤトランジスタ

トランジスタのチャネルをナノワイヤで構成するシリコンナノワイヤトランジスタは,短チャネル効果抑制とキャリア移動度向上の観点から注目を集めている.本研究室では,1999年に実験によりシリコンナノワイヤMOSトランジスタの量子力学的効果[1]を,2001年に理論計算によりナノワイヤMOSトランジスタ中の移動度向上の効果[2]を発表しており,この分野の先駆的研究に挙げられる.ナノワイヤの直径は5nm以下である.最近では,シリコンナノワイヤトランジスタの移動度を正確に評価することに成功するとともに[3](100)SOI基板上のナノワイヤにおいて,ユニバーサル移動度より高い正孔移動度が得られることを世界で初めて示した[4]

[1]    H. Majima, H. Ishikuro, and T. Hiramoto, “Threshold Voltage Increase by Quantum Mechanical Narrow Channel Effect in Ultra-Narrow MOSFETs”, International Electron Devices Meeting (IEDM), pp. 379 - 382, December, 1999.

[2]    H. Majima, Y. Saito, and T. Hiramoto, “Impact of Quantum Mechanical Effects on Design of Nano-Scale Narrow Channel n- and p-type MOSFETs”, International Electron Devices Meeting (IEDM), pp. 733 - 736, December, 2001.

[3]    J. Chen, T. Saraya, K. Miyaji, K. Shimizu, and T. Hiramoto, “Experimental Study of Mobility in [110]- and [100]-Directed Multiple Silicon Nanowire GAA MOSFETs on (100) SOI”, Symposium on VLSI Technology, pp. 32 – 33, June, 2008.

[4]    J. Chen, T. Saraya, and T. Hiramoto, “Mobility Enhancement over Universal Mobility in (100) Silicon Nanowire Gate-All-Around MOSFETs with Width and Height of Less Than 10nm Range”, VLSI Symposium on Technology, pp. 175 – 176, June, 2010.

 

3. ナノデバイスによる新機能化

3.1. シリコン単電子トランジスタの物性探究とVLSIへの新機能追加

シリコンにおける単電子帯電効果を明らかにすることは,VLSIデバイスの性能限界を決める上で必須であるとともに,新しい概念をもつデバイス・回路を提案する上でも極めて重要である.本研究では,Siにおいて極微細構造を実際に作製し,室温における単一電子現象の物理の探究と回路応用を行っている.この分野の先駆的な研究として高い評価をいただいている.これまでに,室温で電流山谷比が約400に達するクーロンブロッケード振動の観測に成功している[1].また,ドレイン電圧によりクーロンブロッケード振動が平行にシフトする現象を新たに見いだし,機能素子へ応用可能であることを示した[2].一方,回路応用としては,いわゆるBeyond CMOSの一種である単電子トランジスタをVLSIに集積化して新機能を追加することを目指して研究を進めている.これまでに,室温動作の3つの単電子トランジスタを集積してアナログパターンマッチング回路を実現する[3]とともに,各種CMOS回路の集積化を進めている[4]

[1]    K. Miyaji, M. Saitoh, and T. Hiramoto, “Voltage gain dependence of the negative differential conductance width in silicon single-hole transistors”, Applied Physics Letters, Vol. 88, No. 14, 143505, April, 2006.

[2]    S. Lee, K. Miyaji, M. Kobayashi, and T. Hiramoto, “Extremely high flexibilities of Coulomb blockade and negative differential conductance oscillations in room-temperature-operating silicon single hole transistor”, Applied Physics Letters, vol. 92, no. 7, 073502, February, 2008.

[3]    M. Saitoh, H. Harata, and T. Hiramoto, “Room-Temperature Demonstration of Integrated Silicon Single-Electron Transistor Circuits for Current Switching and Analog Pattern Matching”, IEEE Electron Devices Meeting (IEDM), pp. 187 - 190, December, 2004.

[4]    R. Suzuki, M. Nozue, T. Saraya, and T. Hiramoto, “Integration of 1-bit CMOS Address Decoders and Single-Electron Transistors Operating at Room Temperature”, International Conference on Solid State Devices and Materials (SSDM), September, 2012.